三星公布下一代存储路线图：HBM5性能为HBM4E的2倍，zHBM加速性能提升8倍

三星电子在SEMICON Taiwan 2026上披露了新一代高带宽存储器（HBM）及下一代存储架构的详细技术路线图，涵盖HBM5、zHBM及zNAND-O等多项前沿技术，显示出这家韩国存储巨头在AI基础设施存储市场的长期布局意图。

三星存储产品规划企业副总裁Jangseok Choi在9月1日的活动上表示，HBM5的目标是在性能上达到HBM4E的两倍，单瓦性能提升20%，同时将热阻降低20%。此前三星已于8月的Hot Chips 2026上透露了部分相关进展。

三星同时宣布正在开发全新架构的zHBM，目标性能为HBM4E的8倍，单瓦性能提升3倍，热阻降幅达75%至90%。

这一系列技术升级直接回应了AI加速器算力快速扩张所带来的高带宽与散热双重需求，对AI芯片供应链及相关基础设施投资具有重要参考意义。

HBM5：制程升级至2纳米，量产预计2028年

据报道，HBM5在性能上以HBM4E两倍为目标，并在功耗效率和热管理方面均有显著提升。三星将HBM5基础芯片（base die）的制程从HBM4及HBM4E所使用的4纳米提升至其自研2纳米节点，标志着HBM在制程工艺上迈出重要一步。

在堆叠层数方面，三星正为HBM5准备12层、16层及20层三种DRAM堆叠方案，以满足不同应用场景的容量与性能需求。量产时间预计在HBM4E之后，约在2028年前后。

热阻降低20%这一指标尤为关键——随着AI加速器功耗持续攀升，HBM的散热能力正日益成为系统瓶颈，这一改进有助于维持高性能计算系统的稳定运行。

zHBM：颠覆性架构，存储直接堆叠于处理器之上

三星将zHBM定位为有别于传统HBM的全新架构。传统HBM将存储器置于AI加速器（xPU）旁侧，而zHBM则将存储直接堆叠于处理器顶部，通过大幅缩短数据传输路径来实现更高带宽与更优功耗表现。

三星的目标是，zHBM的性能达到HBM4E的8倍，单瓦性能提升3倍，热阻降幅在75%至90%之间。这一性能跃升若能实现，将在带宽密度和能效层面对现有HBM架构形成根本性突破。

zHBM预计在2029年之后推出，属于三星更长远的技术储备布局。

zNAND-O：以NAND密度实现接近DRAM的速度

在NAND存储领域，三星同样推出了前瞻性技术方向。zNAND-O计划于2028年开始送样，目标是在存储密度上达到DRAM的10倍，同时在读取带宽和功耗效率上达到NAND的7倍。

这一技术的设计初衷，是为了满足生成式AI及大型语言模型（LLM）对"DRAM级速度、NAND级容量"的双重诉求——随着模型规模持续扩大，现有存储架构在速度与容量之间的取舍正日益成为制约AI推理与训练效率的瓶颈之一。

CUBE战略：容量、利用率、带宽与效率四维并举

在SEMICON Taiwan 2026同期举办的Memory Executive Summit上，三星还系统阐述了其"CUBE"战略框架。

Jangseok Choi表示，该战略围绕四项核心优先级展开：容量（Capacity）、利用率（Utilization）、带宽（Bandwidth）与效率（Efficiency）。

在容量方面，三星计划向垂直方向扩展存储，在不扩大印刷电路板（PCB）占用面积的前提下提升存储密度；

在利用率方面，公司将3D存储器的价值定位超越单纯的层数堆叠，着重优化逻辑与存储的架构布局以降低延迟；

在带宽方面，三星计划以垂直高速通道取代水平数据路径，缩短芯片间距离；

在效率方面，则聚焦于功耗和热管理，最小化每比特数据的传输能耗，最大化单瓦性能。

CUBE框架的提出，意味着三星正试图以系统性的架构思维统筹下一代存储产品的研发方向，而非仅在单项指标上寻求突破。

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