晶体管改摞着造，1nm真有戏了？

搞机器人的人，最近都该关心一条『不相关』的新闻。

10月5日，快科技报道，泛林集团于当地时间9月29日提出一种自对准互补场效应晶体管（SA-CFET）架构，有望将CMOS晶体管继续推进至1nm及以下节点。消息一出，圈内讨论的却是同一个问题：摩尔定律这条老命，是不是真的续上了？

对于一个天天喊着『算力是具身智能底座』的行业来说，这件事一点都不远端。机器人端侧的VLA模型、多传感器的实时融合、本体上的实时控制回路，最后都要落到一颗颗晶体管上。晶体管的空间 squeezed 干了，机器人的『脑子』才有地方塞。

这篇文章，我们把SA-CFET拆开看看：它到底解决了什么问题，凭什么能把CMOS推过1nm，以及——离真量产还有多远。

🔍 摩尔定律，到底卡在哪了

每一代新工艺发布，都有人喊『摩尔定律已死』。

这次不一样的地方在于：喊的人手里开始拿不出招了。传统CMOS把NMOS和PMOS两类晶体管并排布置在硅片平面上，尺寸微缩走到GAA环栅这一代，平面空间的『地皮』已经快被瓜分干净——继续缩小，器件之间的静电串扰、接触电极的排布拥挤，全都会失控。

关键判断来自比利时微电子研究中心（imec）。它在2026年7月发布的制程路线图中预测，2038年有望实现0.3nm等级工艺，并明确指出CFET垂直堆叠架构是突破物理极限、延续摩尔定律的核心方案。

注意两个细节：一是0.3nm这个数字被写进了权威路线图，说明行业已经认真在规划『后GAA时代』；二是CFET被点名，说明方向上业界是有共识的——缺的不是想法，是把想法做出来的工艺。

换句话说，路线图给出了终点，泛林交出了一份『怎么走到那里』的施工方案。这两件事拼在一起，才是『摩尔定律有救了』这句话的完整含义。

🧱 CFET：把N和P摞在一起住

CFET的思路，说穿了就一句话：地皮不够，往上盖楼。

CFET即互补型场效应晶体管，核心是把NMOS和PMOS器件垂直堆叠。传统方案里这两类晶体管并排铺在平面上，各占一块面积；堆叠之后，同样的平面面积内可以塞进更高的器件密度，同时还能增加有效沟道宽度、改善静电控制能力——密度、驱动、功耗三个指标同时受益，这在微缩历史上是很少见的『三赢』。

但盖楼比画图纸难得多。CFET在实验室概念阶段已经存在多年，真正卡住它的一直是制造端的三座大山：

第一，边缘放置误差。垂直堆叠之后，N和P器件的触点、电源轨要在纳米级尺度上精确对位，套刻精度要求被推到了近乎苛刻的程度。

第二，接触拥挤。两层器件摞在一起，下层器件的引出通道被上层压着，布线空间被压缩到极限。

第三，功函数分离。NMOS和PMOS需要不同的栅极功函数，在堆叠结构里既要分开，又不能牺牲工艺兼容性。

这三件事，就是泛林这次要拆的墙。

⚙️ SA-CFET的三个『自对准』，才是真功夫

业内有句老话：先进工艺的竞争，本质是对准精度的竞争。

SA-CFET的核心，在于三个自对准工艺模块：SA-BPR（自对准埋入式电源轨）、SA-CT（自对准触点）和SA-TSV（自对准硅通孔）。

翻译一下。『自对准』的意思是，这些关键结构不再依赖外部光刻套刻去『对齐』，而是由工艺自身在正确的位置长出来——相当于把『先用尺子画线再照着刻』，改成了『让材料自己长在线该在的地方』。三个模块协同作用，直接扩大了边缘放置误差窗口，同时缓解了CFET垂直堆叠结构中的接触拥挤问题。

套刻精度这个原本最要命的约束，被转化为自对准工艺后，制造难度大幅下降。这是整个方案里最有含金量的一步。

另一个容易被忽略的细节是兼容性。SA-CFET采用非金属栅极切割设计和中间介质隔离（MDI）实现功函数分离，同时保持了与N3规范的兼容性——包括42nm接触栅极间距和21nm金属间距。

这意味着什么？意味着它不是一座推倒重来的『新城』，而是可以嫁接在现有工艺体系上的『改造工程』。对设备商和晶圆厂来说，兼容现有规范，意味着导入成本和风险都在可接受范围之内。这一点，比单看某个性能数字更重要。

🔢 数字孪生先跑通：SRAM面积暴缩52.7%

一份架构提案，怎么证明它不是PPT？

泛林的答案是：先在数字世界里造一遍。泛林集团Semiverse Solutions团队利用SEMulator3D数字孪生工艺建模，对SA-CFET架构做了完整验证。建模结果显示，该架构可构建6T SRAM单元，以及NOT、NAND、NOR等基础逻辑单元。

也就是说，从存储到逻辑，一个芯片最底层的基础单元，都能在这个架构下搭出来。而最抓眼球的数字，是报道标题里的那句——SRAM面积暴缩52.7%。

这个数字对机器人行业尤其扎眼。SRAM是片上缓存，AI推理的算力瓶颈一大半卡在SRAM容量和带宽上；同样 die 面积下SRAM翻倍容量，意味着端侧能塞下更大的模型、更长的上下文——具身智能公司追了半天的大模型小型化，芯片这边其实一直在给答案。

当然要泼一盆冷水：这是数字孪生建模的结果，不是流片数据。从建模验证到真正的晶圆产出，中间还有工艺集成、良率爬坡、产业链协同等一长串硬仗。但方向和可行性，这份工作给出的是正面的。

🤖 机器人行业为什么要关心一颗晶体管

有人会问：这是半导体圈的新闻，跟机器人有什么关系？

关系大得很。看一看当下具身智能的算力账本：端侧跑一个多模态模型，本体上还要留出实时控制、传感融合、安全冗余的算力余量，功耗和散热却受电池和体积死死约束。算力密度，就是具身智能的隐形天花板。

晶体管密度翻倍、SRAM面积减半，直接改变了这道算术题的解法。2038年0.3nm工艺如果兑现，今天需要几块GPU板卡才能跑的推理任务，理论上可以压缩进机器人本体的一个小芯片里。今天机器人行业『端侧模型缩水』的种种妥协，很多会在制程进步中被悄悄化解。

产业节奏上也要保持清醒。imec路线图把0.3nm指向2038年，这意味着未来十年内，行业要完成从GAA到CFET再到更前沿节点的多次架构切换，每一环都是天量资本开支。设备商（泛林正是全球刻蚀与沉积环节的核心玩家）、材料商、晶圆厂，谁掉队谁出局。

但对下游来说，这是好消息：上游竞争越激烈，算力的长期成本曲线就越陡峭地向下。机器人公司真正该做的，是把算力架构的演进纳入产品路线图——今天按3nm规划的主控，三年后要不要为CFET世代留升级接口，是实打实的工程决策。

摩尔定律从来没有被救活过，它只是不断地被换一种活法。从平面到FinFET，从FinFET到GAA，如今轮到CFET把N和P摞在一起。泛林这次交出的SA-CFET，不承诺明天量产1nm，但它证明了通往1nm以下的那条路，施工图已经画出来了——而这张图纸的尽头，站着未来十年所有吃算力的行业，包括机器人。